intel FPGA CLKn pin 是否能直接进PLL？
原创 by DeeZeng
FPGA的时钟需要从专用的时钟管脚输入，那CLKn 作为Single-End时钟pin时是否能直接进 PLL呢？
通过查看对应FPGA型号的手册，得出以下结论
1. Cyclone V, Stratix V 的 CLKn 不能直接进PLL，需要走GCLK，RCLK之后才行
2. MAX10 ，Arria 10 的 PLL ，CLKn 可以直接进PLL。 （Arria10 的 fPLL CLKn不能直接走，但 XCVR bank 的一般是 差分时钟输入）
如下以部分FPGA 系列举例
1. Cyclone V，Stratix V FPGA
如下 Cyclone V, Stratix V手册：
The CLKn pin is not a dedicated clock input when used as a single-ended PLL clock input.
The CLKn pin can drive the PLL using the GCLK.
那会出现如下报错：
（如果实际硬件已经必须用CLKn进 PLL了，可以先用 CLK_CTRL ip 让 CLKn 走GCLK）
2. MAX10 ，Arria10 FPGA
MAX10 的 CLKp，CLKn 都可以drive PLL
Arria 10 的IOPLL 的 CLKn可以直接进 IOPLL （both the CLKp and CLKn pins hav dedicated …)
Arria 10 的fPLL 的 REFCLK_GXBn 不能直接进 fPLL （不过 XCVR bank 一般也都是 差分时钟输入，影响不大）
所以我们在设计FPGA 或 做工程的时候需要注意下当前 FPGA系列的 CLK属性。能用专用pin 的就用专用pin
专用pin GCLK 等的好处， low slew rate , high fan out 等等。 timing 更容易满足