SystemVerilog

SystemVerilog MCDF比较器

checker肩负了模拟设计行为和功能检查任务。功能：缓存从各个monitor手机到的数据。 ton过比较 […]

上一篇博客主要写了SVA的基本语法（详细），这一篇主要写SVA语法总结，以及如何查看SVA波形等。断言ass […]

systemverilog assertion 1.一般是单独写一个module 里面放assertion， […]

暑期实习两个月的其中一个任务是：如何在设计中加入断言？以及断言的基本语法、三种应用场景下的断言（如FIFO、F […]

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1 Introduction 1.1 What is an assertion? (1)a "statemen […]

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参考博文：http://blog.sina.com.cn/s/blog_4c270c730101f6mw.ht […]

【原创】case、casez和casex谁是谁在Verilog中case语句经常用于多分支表决的结构,cas […]

【原创】如何通过-y和-v使用库文件在进行仿真时，经常遇到设计代码中需要调用一些标准的库文件，但是在设计的编 […]

【原创】SystemVerilog中的多态和虚方法封装可以隐藏实现细节，使代码模块化，继承可以扩展已经存在的 […]

上两篇主要是讲述断言的概念，基本语法，总结等等这一篇主要是以PPT的形式展示各个场景下关于断言的应用。为了 […]